Сумматор двоичных чисел

Сумма= ;тор двоичных чисел

В целях максимальнl= 6;го упрощения работы комп= 00;ютера все многообразl= 0;е математичеl= 9;ких операций в процессоре сводится к сложению двоичных чисел. Поэтому гла = 74;ной частью процессора является сумматор, который и обеспечиваk= 7;т такое сложение.=

Полус= ;умматор. При сложении двоичных чисел образуется = 89;умма в данном разряде, при этом возможен перенос в старший разряд. Обозначим слагаемые (А,В), перенос (P) и сумму (<= /span>S). Таблиц= 072; сложения одноразрядl= 5;ых двоичных чисел с учетом переноса в старший разряд выгл= 03;дит следующим образом,

Слагае = 84;ые	перено = 89;	сумма
A	B	P	S
0	0	0	0
0	1	0	1
1	0	0	1
1	1	1	0

Из этой таблицы сразу видно, что перенос может реализоватn= 0; с помощью операции логическогl= 6; умножения,=

P=3DA&B.

Получим теперь формулу для вычисления суммы. Значения суммы более всего совпадают с результатоl= 4; операции логическогl= 6; сложения (кроме случа= 103;, когда на вхо= 076; подаются дв = 77; единицы, а на выходе должен пl= 6;лучится нуль).

Нужный результат достигаетсn= 3;, если резуль = 90;ат логическогl= 6; сложения умножить на инвертировk= 2;нный перенос. Таким образ = 86;м, для определениn= 3; суммы можно применить следующее выражение,=

Теперь, на основе полученных логических = 74;ыражений, можно построить и = 79; базовых лог = 80;ческих элементов схему полусумматl= 6;ра.

По логической формуле переноса легко опред = 77;лить, что для получения переноса необходимо использоваm= 0;ь логический элемент «И».

Анализ логической формулы для суммы показ = 99;вает, что на выход= 077; должен стоять элемент логическогl= 6; умножения «И», который имеет два входа. На один из входов подается результат логическогl= 6; сложения исходных величин АUВ, т.е. на него должен подаваться сигнал с эле= 084;ента логическогl= 6; сложения «ИЛИ».

На второй вход требуется подать результат инвертировk= 2;нного логическогl= 6; умножения исходных сигналов,

То есть на второй вход подается сигнал с элемента «НЕ», на вход которого получает си = 75;нал с элемента логическогl= 6; умножения « = 48;».=

Данная схема, называется полусумматl= 6;ром, так как реализует суммированl= 0;е одноразрядl= 5;ых двоичных чисел без учета переноса из младшего разряда.

Полны= ;й одноразрядl= 5;ый сумматор. Полный одноразрядl= 5;ый сумматор должен имет= 00; три входа, А, В= - слагаемые и P0- перенос из предыдущегl= 6; разряда и дв= 072; выхода, сумм= 072; S и перенос P. Таблиц = 72; сложения в этом случае будет иметь следующий вид,

A	B	P₀	P	S
0	0	0	0	0
0	1	0	0	1
1	0	0	0	1
1	1	0	1	0
0	0	1	0	1
0	1	1	1	0
1	0	1	1	0
1	1	1	1	1

Идея построена полного сумматора точно такая же, как и полусумматl= 6;ра. Перенос реализуетсn= 3; с помощью формулы для получения переноса:=

Логичес= ;кое выражение для вычисления суммы в полн= 086;м сумматоре принимает следующий вид:

Много разрядный сумматор процессора состоит из полных одноразрядl= 5;ых сумматоров. = 053;а каждый разряд ставится одноразрядl= 5;ый сумматор, причем выхо = 76; (перенос) сумматора м = 83;адшего разряда подключен к входу сумма = 90;ора старшего разряда.

Регис= ;тр (триггер).<= /p>

Важнейш= ;ей структурноl= 1; единицей оперативноl= 1; памяти компьютера, = 072; также внутренних регистров процессора является триггер. Это устройство позволяет запоминать, хранить и считывать информацию (каждый триг= 075;ер может хранить 1 бит информации).

Триггер имеет 2 состояния.=

Импульс для триггер = 72; - изменение потенциала на входе.

= 3D"Подпись:

<= /p>

На информациоl= 5;ные входы подаются 0 или 1, которые соответствm= 1;ют тому, в какое состояние должен быть переведен т = 88;иггер.

Установ= ;очные сигналы: S - 1, R - 0, поэтому триггер называют RS-триггеl= 8;. На выходе будем рассматривk= 2;ть 2 состояния Q_n и Q_n_+1<=
/span> (прошел триггер за Dt).

S	R	Q_n	Q_n₊₁
0	0	0	0
1	0	0	1
0	0	1	1
0	1	1	0
0	0	0	0
1	1	Запрещ = 77;нная ситуация

Триггер можно построить и = 79; двух логических элементов «ИЛИ» и двух элементов «НЕ».

S(= 1) = &nb= sp; 1 = &nb= sp; = &nb= sp; 0

= &nb= sp; = 0 = &nb= sp; = &nb= sp; 1

R = &nb= sp; = &nb= sp; = &nb= sp; = Q

В обычнl= 6;м состоянии н = 72; входы триггера подан сигна = 83; «0», и триггер хранит «0». Для записи «1» на вход S (установочн = 99;й) подается сигнал «1». Последоватk= 7;льно рассмотрев прохождениk= 7; сигнала по схеме, ви = 76;но что триггер переходит в это состояние и будет устойчиво н = 72;ходится в нем и после того, как сигнал на вх= 086;де S исчезнет. Триггер запомнил «1», т.е. с выхода т= риггера Q можно считать «1». Для того, чтобы сбросить информацию подготовитl= 9;я к приему новой, подается сигнал «1» на вход R (сброс), после чего тригге = 88; возратит = 89;я к исходному “нулевому” состоянию.=

Также RS-триггеl= 8; можно построить н = 72; элементах Шеффера и на элементах Пирса. При этом происх = 86;дит существеннk= 2;я экономия материалов = 80; упрощение схемы. Обозначениk= 7; = указывае&= #1090; на то, что это инверсный с = 80;гнал (противопол = 86;жный).

На элементах Шеффера &= nbsp; &nbs= p; &= nbsp; Н= а элементах Пирса

<= /p>